ترجمه مقاله طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSA با سبک معماری آرایه سیستولیک - نشریه تیلور و فرانسیس

قیمت خرید این محصول

۱۲۴,۰۰۰ تومان

دانلود رایگان نمونه دانلود مقاله انگلیسی

عنوان فارسی

طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSA با استفاده از سبک معماری آرایه سیستولیک

عنوان انگلیسی

VLSI Design of a RSA Encryption/Decryption Chip using Systolic Array based Architecture

صفحات مقاله فارسی

18

صفحات مقاله انگلیسی

14

سال انتشار

2013

نشریه

تیلور و فرانسیس - Taylor & Francis

فرمت مقاله انگلیسی

PDF

فرمت ترجمه مقاله

ورد تایپ شده

رفرنس

دارد

کد محصول

7239

وضعیت ترجمه عناوین تصاویر و جداول

ترجمه شده است

وضعیت ترجمه متون داخل تصاویر و جداول

ترجمه نشده است

وضعیت فرمولها و محاسبات در فایل ترجمه

به صورت عکس، درج شده است

رشته های مرتبط با این مقاله

مهندسی برق و مهندسی کامپیوتر

گرایش های مرتبط با این مقاله

مهندسی الکترونیک، مدارهای مجتمع الکترونیک، مهندسی الگوریتم ها و محاسبات و سخت افزار

مجله

مجله بین المللی الکترونیک - International Journal of Electronics

دانشگاه

گروه مهندسی برق، دانشگاه ملی فرموزا، تایوان

کلمات کلیدی

VLSI، رمزشناسی، RSA، 2084 بیت، آرایه سیستولیک

۰.۰ (هنوز امتیازی ثبت نشده است)

فهرست مطالب

1- مقدمه
2- الگوریتم
2-1- عملیات به توان رساندن واحد
2-2- عملیات ضرب واحد
3- طراحی RSA VLSI
3-1- واحدهای ورودی/خروجی
3-2- واحد رجیسترها
3-3- واحد حساب
3-4- واحد کنترل
5- نتیجه گیری

نمونه چکیده متن اصلی انگلیسی

This paper presents the VLSI design of a configurable RSA public key cryptosystem supporting the 512-bit, 1024-bit and 2048-bit based on Montgomery algorithm achieving comparable clock cycles of current relevant works but with smaller die size. We use binary method for the modular exponentiation and adopt Montgomery algorithm for the modular multiplication to simplify computational complexity, together with systolic array concept for electric circuit designs effectively lower the die size. The main architecture of the chip consists of four functional blocks, namely input/output modules, registers module, arithmetic module and control module. We applied the concept of systolic array to design the RSA encryption/decryption chip by using VHDL hardware language and verified by the TSMC/CIC 0.35 m 1P4M technology. The die area of the 2048-bit RSA chip without the DFT is 3.9×3.9 mm2 (4.58×4.58 mm2 with DFT). Its average baud rate can reach 10.84 Kbps under a 100 MHz clock.

نمونه چکیده ترجمه متن فارسی

این مقاله طراحی VLSI یک RSA با قابلیت تنظیم سیستم رمزنگاری کلید عمومی را ارائه می دهد که 512 بیت، 1024 بیت و 2048 بیت را بر اساس الگوریتم مونتگمری پشتیبانی می کند و قابلیت دستیابی به سیکل های ساعت قابل مقایسه کارهای مربوطه متداول را، با اندازه قالب کوچکتر دارد. ما از روش باینری برای به توان رساندن واحدی استفاده می کنیم و الگوریتم مونتگمری را همراه با مفهوم آرایه سیستولیک برای طراحی مدارات الکترونیکی که بطور موثر اندازه قالب را کاهش می دهد؛ برای ضرب واحدی جهت ساده سازی پیچیدگی محاسبات اتخاذ کرده ایم. معماری اصلی چیپ شامل چهار بلوک تابعی به نام واحد ورودی/خروجی، واحد رجیستر، واحد حسابی و واحد کنترل است. ما مفهوم آرایه سیستولیک را برای طراحی تراشه رمزگذاری/رمزگشایی RSA با استفاده از زبان سخت افزاری VHDL اعمال می کنیم که توسط تکنولوژی TSMC/CIC 0.35 m 1P4M تایید شده است. مساحت قالب تراشه 2048 بیت RSA بدون DFT 3.9*3.9 mm2 است (با DFT، 4.58*4.58 mm2 است.) سرعت علامت در ثانیه می تواند به 10.84kbps تحت یک ساعت 100 MHz است.