ترجمه مقاله طراحی بافرهای کانال باصرفه در مصرف انرژی با مسیریاب کنارگذر کننده برای شبکه بر روی تراشه - نشریه IEEE

قیمت خرید این محصول

۲۹,۰۰۰ تومان

دانلود مقاله انگلیسی

عنوان فارسی

طراحی بافرهای کانال باصرفه در مصرف انرژی با مسیریاب کنارگذر کننده برای شبکه بر روی تراشه (NoCها)

عنوان انگلیسی

Design of Energy-Efficient Channel Buffers with Router Bypassing for Network-on-Chips (NoCs)

صفحات مقاله فارسی

18

صفحات مقاله انگلیسی

7

سال انتشار

2009

رفرنس

دارای رفرنس در داخل متن و انتهای مقاله

نشریه

آی تریپل ای - IEEE

فرمت مقاله انگلیسی

pdf و ورد تایپ شده با قابلیت ویرایش

فرمت ترجمه مقاله

pdf و ورد تایپ شده با قابلیت ویرایش

فونت ترجمه مقاله

بی نازنین

سایز ترجمه مقاله

14

نوع مقاله

ISI

نوع ارائه مقاله

کنفرانس

شناسه ISSN مجله

1948-3287

کد محصول

F1693

وضعیت ترجمه عناوین تصاویر

ترجمه شده است ✓

وضعیت ترجمه متون داخل تصاویر

ترجمه نشده است ☓

وضعیت ترجمه منابع داخل متن

به صورت عدد درج شده است ✓

ضمیمه

ندارد

بیس

نیست ☓

مدل مفهومی

ندارد ☓

پرسشنامه

ندارد ☓

متغیر

ندارد ☓

رفرنس در ترجمه

در داخل متن و انتهای مقاله درج شده است

رشته و گرایش های مرتبط با این مقاله

مهندسی برق، مهندسی کامپیوتر، فناوری اطلاعات، معماری سیستم های کامپیوتری، مهندسی الکترونیک و شبکه های کامپیوتری

کنفرانس

دهمین سمپوزیوم بین المللی طراحی الکترونیکی با کیفیت - 10th International Symposium on Quality Electronic Design

دانشگاه

دانشکده مهندسی برق و علوم کامپیوتر، دانشگاه اوهایو، آتن

کلمات کلیدی

شبکه- روی- تراشه ها (NOCها)، بافرهای کانال، مسیریاب کنارگذرکننده

کلمات کلیدی انگلیسی

Network-on-Chips (NoCs) - Channel Buffers - Router Bypassing

doi یا شناسه دیجیتال

https://doi.org/10.1109/ISQED.2009.4810399

ترجمه این مقاله با کیفیت پایین انجام شده است. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.

فهرست مطالب

چکیده
1. مقدمه
2. بافرهای کانال تطبیقی
3. معماری مسیریاب
3.1 مسیریاب NoC عام
3.2 پیاده سازی کنارگذر مسیریاب
3.3 بافرهای مسیریاب تخصیص داده شده به صورت پویا
4. ارزیابی عملکرد
4.1 تخمین توان
4.2 توان عملیاتی، تاخیر و توان
5. نتیجه گیری

نمونه چکیده متن اصلی انگلیسی

Abstract:

Network-on-chip (NoC) architectures are fast becoming an attractive solution to address the interconnect delay problems in chip multiprocessors (CMPs). However, increased power dissipation and limited performance improvements have hindered the wide-deployment of NoCs. In this paper, we combine two techniques of adaptive channel buffers and router pipeline bypassing to simultaneously reduce power consumption and improve performance. Power consumption can be decreased by reducing the size of the router buffers. However, as reducing router buffers alone will significantly degrade performance, we compensate by utilizing the newly proposed dual-function channel buffers that allow flits to be stored on wires when required. Network bypassing technique, on the other hand, allows flits to bypass the router pipeline and thereby avoid the router buffers altogether. We combine the two techniques and attempt to keep the flits on the wires from source to destination. Our simulation results of the proposed methodology combining the two techniques, yield a overall power reduction of 62% over the baseline and improve performance (throughput and latency) by more than 10%.

نمونه چکیده ترجمه متن فارسی

چکیده
معماری های شبکه بر روی تراشه (NOC) به سرعت در حال تبدیل شدن به یک راه حل جذاب برای رسیدگی به مشکلات تاخیر ارتباط داخلی در چندپردازنده های تراشه (CMPS) است. با این حال، تلفات توان افزایش یافته و بهبود عملکرد محدود، به کارگیری گسترده NOCها را کاهش داده است. در این مقاله، ما دو روش بافرهای کانال تطبیقی و خط لوله مسیریاب کنارگذرکننده را برای کاهش همزمان مصرف برق و بهبود عملکرد ترکیب می نماییم. مصرف توان را می توان با کاهش اندازه بافرهای مسیریاب کاهش داد. با این حال، همانطور که کاهش بافرهای مسیریاب به تنهایی به طور قابل توجهی عملکرد را تنزل خواهد داد، ما با استفاده از بافرهای جدید پیشنهاد شده کانال دو وظیفه ای این مورد را جبران می کنیم که اجازه می دهد تغییر مکان ها در زمان مورد نیاز روی سیم ذخیره شود. تکنیک کنارگذرکننده شبکه، از طرف دیگر، اجازه می دهد تا تغییر مکان های خط لوله مسیریاب کنارگذر شود نمایند و در نتیجه از بافرهای مسیریاب جلوگیری می کند. ما دو تکنیک را ترکیب می کنیم و برای حفظ تغییر مکان ها روی سیم ها از منبع به مقصد تلاش نماییم. نتایج شبیه سازی های ما در مورد روش ارائه شده با ترکیب دو روش، کاهش توان کلی 62٪ را در خط اصلی ارائه می دهد و عملکرد (توان و زمان تاخیر) بیش از 10٪ بهبود می یابد.