ترجمه مقاله معماری CPU بر پایه یک زمان بند سخت افزاری و ثبات پایپ لاین مستقل - نشریه IEEE

قیمت خرید این محصول

۲۹,۰۰۰ تومان

دانلود مقاله انگلیسی

عنوان فارسی

معماری CPU بر پایه یک زمان بند سخت افزاری و ثبات پایپ لاین مستقل

عنوان انگلیسی

CPU Architecture Based on a Hardware Scheduler and Independent Pipeline Registers

صفحات مقاله فارسی

35

صفحات مقاله انگلیسی

14

سال انتشار

2014

نشریه

آی تریپل ای - IEEE

فرمت مقاله انگلیسی

PDF

فرمت ترجمه مقاله

ورد تایپ شده

رفرنس

دارد

کد محصول

f428

وضعیت ترجمه عناوین تصاویر و جداول

ترجمه نشده است

وضعیت ترجمه متون داخل تصاویر و جداول

ترجمه نشده است

رشته های مرتبط با این مقاله

مهندسی کامپیوتر

گرایش های مرتبط با این مقاله

معماری سیستم های کامپیوتری و سخت افزار کامپیوتر

مجله

یافته ها در زمینه سیستم های بسیار پیچیده (VLSI) - Transactions On Very Large Scale Integration (Vlsi) Systems

دانشگاه

گروه کامپیوتر، الکترونیک و اتوماسیون، رومانی

کلمات کلیدی

زمان بند سخت افزار، ریزپردازنده ها و ریز کامپیوتر ها، پردازنده های پایپ لاین، سیستم های بهنگام و سیستم های نهفته

ترجمه این مقاله در سطح متوسط انجام شده است.

فهرست مطالب

چکیده
مقدمه
معماری nMPRA
معماری nHSE
زمان بند استاتیک سخت افزاری
زمان بند دینامیک (پویای) سخت افزاری
رویدادهای وقفه
رخدادهای مربوط به زمان
Mutexes (انحصارهای متقابل)
ارتباطات و هماهنگ سازی وظیفه ی داخلی
ملاحظات بیشتر
اجرا و اعتبازسازی معماری nMPRA
کارهای مرتبط
نتیجه گیری

نمونه چکیده متن اصلی انگلیسی

Abstract

Task switching, synchronization, and communication between processes are major problems for each real-time operating system. Software implementation of the specific mechanisms may lead to significant delays that can affect deadline requirements for some applications. This paper presents a hardware scheduler architecture integrated into the CPU structure that uses resource remapping techniques for the pipeline registers and for the CPU working registers. We present an original implementation of the hardware structure used for static and dynamic scheduling of the task, unitary management of events, access to architecture shared resources, event generation, and a method used for assigning interrupts to tasks that insures an efficient operation in the context of real-time control. One assembler instruction is used for simultaneous task synchronization with multiple event sources. This architecture allows a task switching time of one clock cycle (with a worst case scenario of three clock cycles for special instructions used for external memory accesses) and a response time of only 1.5 clock cycles for the events. Some mechanisms for improving program execution speed are also taken in consideration.

نمونه چکیده ترجمه متن فارسی

چکیده

سوئیچ کردن(تعویض) وظایف، هماهنگ سازی و ارتباطات بین فرایندها، برای هر سیستم عامل بی درنگ، مسائل مهمی می باشند. اجرای نرم افزارهای خاص ، ممکن است منجر به تاخیرهای قابل توجهی شود که می توانند الزامات بی ضرب الاجل(deadline) را برای برخی از برنامه های کاربردی تحت تاثیر قرار دهند. ین مقاله، یک معماری زمان بندی سخت افزار یکپارچه در ساختار CPU را ارائه می دهد که فن آوری ایجاد نقشه ی جدید منبع را برای ثبات های خط لوله pipeline و برای ثبات های در حال کار CPU استفاده می کند. ما یک اجرای اصلی از ساختار سخت افزاری استفاده شده برای زمان بندی دینامیکی (پویا) و استاتیک وظیفه، را برای مدیریت واحد، برای دسترسی به منابع با اشتراک گذاشته شده ی معماری ، ایجاد رویداد، و برای روش استفاده شده برای اختصاص دادن وقفه هایی برای وظایفی که یک عملیات کارآمد را در قشر یا زمینه ی کنترل بی درنگ بیمه می کند ارائه می-کنیم. یک دستورالعمل همگذار برای هماهنگ سازی وظیفه ی همزمان با چندین منبع رویداد استفاده می شود. این معماری، زمان سوئیچ کردن وظیفه از یک چرخه ی ساعت ( با بدترین حالت سناریوی 3 چرخه ی ساعت بری دستوالعمل های خاص ستفاده شده برای دسترسی های حافظه ی خارجی) و یک زمان پاسخ از تنها 5.1 چرخه ی ساعت برای رویدادها را میسر می سازد. برخی مکانیسم ها برای بهبود سرعت اجرای برنامه در نظر گرفته می شوند.