تلفن: ۰۴۱۴۲۲۷۳۷۸۱
تلفن: ۰۹۲۱۶۴۲۶۳۸۴

ترجمه مقاله طراحی latch چفت شده کم هزینه و با تشعشع قابل اطمینان بالا با فناوری ۶۶ nm CMOS – نشریه الزویر

عنوان فارسی: طراحی یک latch چفت شده کم هزینه و با تشعشع قابل اطمینان بالا توسط فناوری 66 nm CMOS
عنوان انگلیسی: Low cost and highly reliable radiation hardened latch design in 65 nm CMOS technology
تعداد صفحات مقاله انگلیسی : 10 تعداد صفحات ترجمه فارسی : 22
سال انتشار : 2015 نشریه : الزویر - Elsevier
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 7153 رفرنس : دارد
محتوای فایل : zip حجم فایل : 3.44Mb
رشته های مرتبط با این مقاله: مهندسی برق
گرایش های مرتبط با این مقاله: افزاره های میکرو و نانو الکترونیک، مهندسی الکترونیک و مکاترونیک
مجله: اعتبار میکرو الکترونیک - Microelectronics Reliability
دانشگاه: مرکز میکروالکترونیک، مؤسسه فناوری هاربین، چین
کلمات کلیدی: لنز سخت رادیاتور، قابلیت اطمینان، SEU، گذار تک رویداد (SET)
وضعیت ترجمه عناوین تصاویر و جداول: ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول: ترجمه نشده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است
ترجمه این مقاله با کیفیت عالی آماده خرید اینترنتی میباشد. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.
فهرست مطالب

خلاصه

1. مقدمه

2. کارهای پیشین

3. طراحی latch چفت شده پیشنهادی

5. اثرات ولتاژ منبع تغذیه، درجه حرارات و پردازش

6. نتیجه گیری

نمونه متن انگلیسی

Abstract

As a consequence of technology scaling down, gate capacitances and stored charge in sensitive nodes are decreasing rapidly, which makes CMOS circuits more vulnerable to radiation induced soft errors. In this paper, a low cost and highly reliable radiation hardened latch is proposed using 65 nm CMOS commercial technology. The proposed latch can fully tolerate the single event upset (SEU) when particles strike on any one of its single node. Furthermore, it can efficiently mask the input single event transient (SET). A set of HSPICE post-layout simulations are done to evaluate the proposed latch circuit and previous latch circuits designed in the literatures, and the comparison results among the latches of type 4 show that the proposed latch reduces at least 39% power consumption and 67.6% power delay product. Moreover, the proposed latch has a second lowest area overhead and a comparable ability of the single event multiple upsets (SEMUs) tolerance among the latches of type 4. Finally, the impacts of process, supply voltage and temperature variations on our proposed latch and previous latches are investigated.

نمونه متن ترجمه

خلاصه

از انجاییکه فناوری در حال کاهش سطح مقیاس عناصر و المان ها است، خازن گیت (Gate Capacitance) و شارژ ذخیره شده در نود ها (گره – نقاط) حساس به سرعت در حال کاهش است که سبب می شود مدار های CMOS به تشعشع (تابش) ایجاد شده توسط خطا های نرم (کم شدت) بسیار اسیب پذیر باشند. در این مقاله یک latch چفت شده (hardened) کم هزینه و با تشعشع با قابلیت اطمینان بالا با استفاده از فناوری تجاری 65 nm CMOS پیشنهاد داده شده است. این latch پیشنهادی می تواند به طور کامل اشفتگی رویداد منفرد (SEU) را هنگامی که ذره با یکی از نود هایش برخورد می کند به طور کامل تحمل می کند. علاوه بر این latch پیشنهادی می تواند به طور موثری گذرایی رخداد منفرد (SET) ورودی را پوشش دهد (بپوشاند). مجموعه ای از شبیه سازی های HSPICE پس از اتمام طراحی به منظور ارزیابی مدار latch پیشنهادی و همچنین مدار های latch طراحی شده قبلی در مقالات انجام شده است و نتایج مقایسه ای ان ها در میان latch های نوع 4 نشان می دهد که latch پیشنهادی حداقل به میزان 39 درصد در مصرف توان صرفه جویی می کند و همچنین به میزان 67.6 درصد از محصول تاخیر توان می کاهد. علاوه بر این latch پیشنهادی دارای رتبه دوم از نظر کمترین میزان سربار محیطی است و امکان رقابت با latch های نوع 4 را از نظر تحمل چندین اشتفتگی رخداد منفرد (SEMU) دارد. در نهایت تاثیرات پردازش، ولتاژ منبع تغذیه و تغییرات درجه حرارت بر روی latch پیشنهادی و همچنین latch های پیشین مورد بررسی قرار گرفته است.