ترجمه مقاله نقش ضروری ارتباطات 6G با چشم انداز صنعت 4.0
- مبلغ: ۸۶,۰۰۰ تومان
ترجمه مقاله پایداری توسعه شهری، تعدیل ساختار صنعتی و کارایی کاربری زمین
- مبلغ: ۹۱,۰۰۰ تومان
Carbon nanotubes (CNTs) have been widely proposed as interconnect fabric for nano and very deep submicron (silicon-based) technologies due to their robustness to electromigration. In this paper, issues associated with crosstalk among bus lines implemented by CNTs are investigated in detail. CNT-based interconnects are modeled and the effects of crosstalk on performance and correct operation are evaluated by simulation. Existing models are modified to account for geometries in bus architectures made of parallel single-walled nanotubes and a single multiwalled nanotube. New RLC equivalent circuits are proposed for these bus architectures. A novel bus architecture with low crosstalk features is also proposed. This bus architecture is made of dual-walled nanotubes arranged in parallel. In this architecture, the crosstalk-induced delay and corresponding uncertainty (as well as crosstalk-induced peak voltage) are significantly reduced; a modest area penalty is incurred. Reductions up to 59% for the crosstalk-induced delay and up to 81% for the crosstalk-induced peak voltage are reported. These results confirm that the proposed bus arrangement noticeably improves performance and provides reliable operation.
نانولولههای کربنی(CNTها) بطور گستردهای به عنوان اساس اتصال در تکنولوژیهای زیر میکروفون خیلی عمیق و نانو ارائه شدهاند که این بخاطر استحکام آنها در حرکت الکترونها میباشد. در این مقاله، مسائل مربوط به تداخل در خطوط بأس توسط CNT ها اجرا و مورد بررسی قرار گرفته است. اتصالات مبتنی بر CNT مدلسازی شدهاند و اثرات داخل در عملکرد و اجرای صحیح توسط شبیه سازی ارائه شدهاند. مدلهای موجود بریا هندسههایی که در معماری بأس از نانولولههای تک جداره و چند جداره ساخته شدهاند، اصلاح شدهاند. مدارهای معادل RLC جدید برای این معماریها ارائه شدهاند. یک معماری بأس جدید با معیارهای تداخلی کم هم ارائه شده است. این معماری بأس از نانولولههای دو جداره که بصوت موازی هستند ساخته شدهاند. در این معماری، تأخیر تداخل القایی و عدم قطعیت مربوطه (مثل ولتاژ پیک تداخل القایی) به میزان قابل توجهی کاهش یافتهاند. یک خطای منطقهای متوسط وارد شده است. کاهش تا 59% برای تأخیر تداخل القایی و تا 81% برای ولتاژ پیک تداخل القایی گزارش شده است. این نتایج تاکید میکنند که سازماندهی بأس ارائه شده به طرز محسوسی عملکرد را بهتر میکند و عملکرد بهتری فراهم میکند.