دانلود ترجمه مقاله پیاده سازی پشته سه بعدی در مدارهای مجتمع - مجله IEEE

قیمت خرید این محصول

۱۳,۰۰۰ تومان

دانلود رایگان نمونه دانلود مقاله انگلیسی

عنوان فارسی

تست الگوهای اتوماتیک استرس-آگاه TSV در پیاده سازی پشته سه بعدی در مدارات مجتمع

عنوان انگلیسی

TSV Stress-Aware ATPG for 3D Stacked ICs

صفحات مقاله فارسی

19

صفحات مقاله انگلیسی

6

سال انتشار

2012

نشریه

آی تریپل ای - IEEE

فرمت مقاله انگلیسی

PDF

فرمت ترجمه مقاله

ورد تایپ شده

رفرنس

دارد

کد محصول

3196

وضعیت ترجمه عناوین تصاویر و جداول

ترجمه شده است

وضعیت ترجمه متون داخل تصاویر و جداول

ترجمه نشده است

وضعیت فرمولها و محاسبات در فایل ترجمه

به صورت عکس، درج شده است

رشته های مرتبط با این مقاله

مهندسی برق و مهندسی کامپیوتر

گرایش های مرتبط با این مقاله

برق الکترونیک و مهندسی نرم افزار

مجله

سیمپوزیم آزمایشات آسیایی

دانشگاه

آتلانتا

۰.۰ (بدون امتیاز)

امتیاز دهید

فهرست مطالب

چکیده
۱- مقدمه
۲- کار اول مربوطه

A آزمایش مدارهای مجتمع سه بعدی
B آزمایش SDD و SDQL

۳- روش شناسی
۴- نتیجه گیری

نحوه خرید نسخه پاورپوینت این مقاله

اگر مایل به تهیه نسخه پاورپوینت مقاله تست الگوهای اتوماتیک استرس-آگاه TSV در پیاده سازی پشته سه بعدی در مدارات مجتمع هستید اینجا کلیک نمایید. همچنین برای خرید مقاله ورد از دکمه های زیر استفاده نمایید.

نمونه چکیده متن اصلی انگلیسی

Abstract

Thermo-mechanical stress due to TSV fabrication processes is a major concern in 3D integration. TSV stress not only degrades the mechanical reliability of 3D ICs but it also affects the electrical properties, such as electron and hole mobility, of the MOS devices surrounding TSVs. Variations in carrier mobility result in a change in the timing profile of the circuit, which has an impact on delay-fault testing. We show quantitatively using the SDQL metric that test quality is significantly reduced if the test patterns are generated with TSV stress-oblivious circuit models. We evaluate the impact on TSV stress on delay testing by considering layouts for several 3D logic-on-logic benchmarks. The test escape rate is higher for processes with lower yields. Our results also indicate that we can improve the test quality by using TSV-stress aware cell libraries in a conventional ATPG flow with commercial tools, with negligible impact on pattern count.We therefore conclude that any detrimental impact of TSV stress on pattern effectiveness and test quality can be overcome by using stress-aware models for test generation.

نمونه چکیده ترجمه متن فارسی

چکیده
استرس حرارتی-مکانیکی بعلت فرآیند های ساخت TSV یک نگرانی اصلی در یکپارچه سازی سه بعدی می باشد. استرس TSV نه تنها اطمینان مکانیکی مدارهای مجتمع سه بعدی را کاهش میدهد بلکه همچنین خصوصیات الکتریکی آنها را نیز تحت تاثیر قرار میدهد، مانند الکترون و حرکت حفره، در TSV های اطراف دستگاه های MOS. تغییرات در برنامه حرکت به تغییر در پروفایل زمان بندی یا مدار منتهی می شود، که بر تست تاخیر-خطا تاثیر دارد. ما بصورت کمی استفاده از سنجه های SDQL را نشان میدهیم که اینرا امتحان میکنند که آیا کیفیت تا حد زیادی کاهش می یابد، اگر الگوهای تست با مدل های مدار بی توجه-به-استرس TSV تولید شوند. ما تاثیر استرس TSV را بر روی آزمایش تاخیر، بوسیله طرح بندی بوسیله چندین محک منطق-بر-منطق سه بعدی، ارزیابی میکنیم. میزان فرار تست برای فرآیندها با نتیجه کمتر، بالاتر است. نتایج ما همچنین مشخص کرد که ما میتوانیم کیفیت تست را با استفاده از کتابخانه های استرس-آگاه TSV در یک جریان ATPG قراردادی با ابزار تجارتی، با تاثیر ناچیز بر روی محاسبه الگوی، بهبود بخشیم. بنابراین ما نتیجه گیری میکنیم که هر تاثیر مضر از استرس TSV بر روی کارایی الگو و تست کیفیت، را میتوان بوسیله استفاده از مدل های استرس-آگاه برای تولید آزمایش، بر آن غلبه کرد.