ترجمه مقاله مدل سازی دینامیک سیستم چشمی در سه بعدی – نشریه IEEE
مبلغ : 28800 تومان
سال انتشار : 2003
ترجمه مقاله سوییچ نوری کم تاخیر برای محاسبات با کارایی بالا همراه با حداقل بار انرژی پردازنده – نشریه IEEE
قیمت خرید این کالا
35,800 تومان
| عنوان فارسی: | سوییچ نوری کم تاخیر برای محاسبات با کارایی بالا همراه با حداقل بار انرژی پردازنده |
| عنوان انگلیسی: | A Low Latency Optical Switch for High Performance Computing with Minimized Processor Energy Load [Invited] |
| تعداد صفحات مقاله انگلیسی : 16 | تعداد صفحات ترجمه فارسی : 25 |
| سال انتشار : 2015 | نشریه : آی تریپل ای - IEEE |
| فرمت مقاله انگلیسی : PDF | فرمت ترجمه مقاله : ورد تایپ شده |
| کد محصول : 7152 | رفرنس : دارد |
| محتوای فایل : zip | حجم فایل : 1.99Mb |
| رشته های مرتبط با این مقاله: مهندسی برق |
| گرایش های مرتبط با این مقاله: برق مخابرات و مخابرات نوری |
| مجله: IEEE / OSA مجله ارتباطات نوری و شبکه |
| دانشگاه: گروه مهندسی الکترونیک، کالج دانشگاه لندن، انگلستان |
| کلمات کلیدی: الگوریتم های تخصیص و مسیر یابی، شبکه ها، اتصلات نوری |
| وضعیت ترجمه عناوین تصاویر و جداول: ترجمه نشده است |
| وضعیت ترجمه متون داخل تصاویر و جداول: ترجمه نشده است |
| وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است |
ترجمه این مقاله با کیفیت عالی آماده خرید اینترنتی میباشد. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.
فهرست مطالب
خلاصه
1. مقدمه
بخش II : معماری شبکه
بخش A : صفحه کنترل
سوییچ پایه کانال مجازی
ب. معماری سوییچ نوری
بخش III : نتایج تاخیر
A. مدار های تخصیص
B. تاخیر بدون محتوا
IV. تحلیل انرژی
A. توان نوری و نیازمندی های سوییچ نوری
B. کنترل الکترونیک و توان انتقال
C. توان اتلافی روی تراشه سرور
D. کل توان شبکه
V. بحث
VI. نتیجه گیری
نمونه متن انگلیسی
Abstract
Power density and cooling issues are limiting the performance of high performance chip multiprocessors (CMP) and off-chip communications currently consume over 20% of power for memory, coherence, PCI and Ethernet links. Photonic transceivers integrated with CM Ps are being developed to overcome these issues, potentially allowing low hop count switched connections between chips or data center servers. H owever, latency in setting up optical connections is critically important in all computing applications and having transceivers integrated on the processor chip also pushes other network functions and their associated power consumption onto the chip. I n this paper, we propose a low latency optical switch architecture which minimizes power consumed on the processor chip for two scenarios: multiple socket shared memory coherence networks and optical top-of-rack switches for data centers. The switch architecture reduces power consumed on the CM P using a control plane with a simplified send and forget server interface and the use of a hybrid M ach-Zehnder I nterferometer (M ZI) and semiconductor optical amplifier (SOA) integrated optical switch with electronic buffering. Results show that the proposed architecture offers a 42 % reduction in head latency at low loads compared with a conventional scheduled optical switch as well as offering increased performance for streaming and incast traffic patterns. Power dissipated on the server chip is shown to be reduced by over 60% compared with a scheduled optical switch architecture with ring resonator switching.
نمونه متن ترجمه
خلاصه
چگالی توان و مسائل برودتی کارایی پردازنده های تراشه ای با عملکرد بالا (CMP) را کاهش می دهند و در حال حاضر ارتباطات برون تراشه ای بیش از 20 درصد توان را برای حافظه، شکاف PCI و ارتباطات شبکه ای مصرف می کنند. فرستنده و گیرنده های فوتونی که با CMP ها ادغام شده اند برای غلبه بر این مسائل در حال توسعه هستند و بالقوه ارتباطات سوییچینگ با کمترین فاصله (hop) را میان تراشه ها یا سرور های مرکز داده برقرار می سازند. هر چند وجود تاخیر در راه اندازی ارتباطات نوری نقشی حیاتی در تمام برنامه های محاسباتی دارد، و وجود فرستنده گیرنده های ادغام شده با تراشه پردازنده سایر امور شبکه ای و مصرف توان مربوطه را به روی تراشه انتقال می دهد. در این فصل یک معماری سوییچینگ نوری با تاخیر کم پیشنهاد داده می شود که سبب کاهش توان مصرفی در تراشه پردازنده در دو حالت می شود: شبکه های ارتباطی با حافظه اشتراکی چند سوکته و سوییچ های نوری واقع در بالای رک در مراکز داده. این معماری سوییچینگ توان مصرفی در CMP را با استفاده از یک صفحه کنترل همراه با یک رابط سروری ارسال و فراموشی (forget) ساده و تداخل کننده M ach-Zehnder هایبرید (MZI) و تقویت کننده نوری نیمه هادی (SOA) که سوییچ نوری را با بافرینگ الکترونیکی ادغام کرده است، کاهش می دهد. نتایج نشان می دهندکه معماری پیشنهادی کاهش 42 درصدی در تاخیر اصلی در بار های کم در مقایسه با سوییچ نوری برنامه ریزی شده متداول فراهم می کند و همچنین کارایی برای الگو های پخش (streaming) و ترافیک یک به همه (incast) افزایش می دهد. نشان داده شده است که توان اتلافی در تراشه پردازنده سرور در مقایسه با یک معماری سوییچینگ نوری برنامه ریزی شده همراه با سوییچینگ تشدید کننده تا بیش از 60 درصد کاهش می یابد.
