ترجمه مقاله یک مبدل آنالوگ به دیجیتال سابرنجینگ درون یابی شده 6 بیتی - نشریه IEEE

قیمت خرید این محصول

۳۷,۰۰۰ تومان

دانلود رایگان نمونه دانلود مقاله انگلیسی

عنوان فارسی

یک مبدل آنالوگ به دیجیتال (ADC) سابرنجینگ درون یابی شده 6 بیتی، GS/s 1 و 9.9 میلی واتی در CMOS 65 نانومتری

عنوان انگلیسی

A 6-bit, 1-GS/s, 9.9-mW, Interpolated Subranging ADC in 65-nm CMOS

صفحات مقاله فارسی

21

صفحات مقاله انگلیسی

10

سال انتشار

2014

رفرنس

دارای رفرنس در داخل متن و انتهای مقاله

نشریه

آی تریپل ای - IEEE

فرمت مقاله انگلیسی

PDF

فرمت ترجمه مقاله

ورد تایپ شده و pdf

نوع مقاله

ISI

نوع ارائه مقاله

ژورنال

پایگاه

اسکوپوس

ایمپکت فاکتور(IF) مجله

5.542 در سال 2018

شاخص H_index مجله

197 در سال 2019

شاخص SJR مجله

2.004 در سال 2018

شناسه ISSN مجله

0018-9200

شاخص Q یا Quartile (چارک)

Q1 در سال 2018

کد محصول

9828

وضعیت ترجمه عناوین تصاویر و جداول

ترجمه شده است ✓

وضعیت ترجمه متون داخل تصاویر و جداول

ترجمه شده است ✓

وضعیت ترجمه منابع داخل متن

به صورت عدد درج شده است ✓

وضعیت فرمولها و محاسبات در فایل ترجمه

به صورت عکس، درج شده است

بیس

است ✓

مدل مفهومی

دارد ✓

پرسشنامه

ندارد ☓

متغیر

ندارد ☓

رفرنس در ترجمه

در داخل متن و انتهای مقاله درج شده است

رشته و گرایش های مرتبط با این مقاله

مهندسی برق، مدارهای مجتمع الکترونیک، مهندسی الکترونیک و سیستم های قدرت

مجله

مجله مدارهای حالت جامد - Journal of Solid-State Circuits

دانشگاه

ژاپن

کلمات کلیدی

تبدیل آنالوگ – دیجیتال، مدارهای مجتمع آنالوگ CMOS، کالیبراسیون پیش زمینه، درون یابی، سابرنجینگ یا زیرمحدوده یابی

کلمات کلیدی انگلیسی

Analog–digital conversion - CMOS analog integrated circuits - foreground calibration - interpolation - subranging

doi یا شناسه دیجیتال

https://doi.org/10.1109/JSSC.2013.2297416

فهرست مطالب

چکیده
1. مقدمه
II. ADC سابرنجینگ
A. مسائل مربوط به ADC سابرنجینگ معمولی
B. ADC سابرنجینگ معمولی با CDAC
C. معماری سابرنجینگ پیشنهادی
III. پیاده سازی مدار
A. CDAC
B. درونیابی خازن
C. تنظیم سطح آستانه مقایسه‌گر
D. کالیبراسیون پیش زمینه
IV. نتایج اندازه گیری
V. نتیجه گیری
منابع

نمونه چکیده متن اصلی انگلیسی

Abstract

A 6-bit, 1-GS/s subranging analog-to-digital converter (ADC) implemented in 65-nm CMOS is developed. The same capacitor DACs (CDACs) are used to sample the analog signals, thereby eliminating the errors between the coarse and fine decisions that occur when two different samplers are used to capture the signal. Both decisions use the same comparators, and a digitally assisted calibration circuit compensates for the errors in the different threshold levels used for the two decisions. This calibration eliminates redundant comparators, and thus, reduces the area. Reference voltages generators, which are implemented using resistor ladders in conventional subranging ADCs, are eliminated thanks to the use of the CDACs together with interpolation in the comparators. This solves two problems related to the resistor ladder, namely, the trade-off between the settling time and the static-current consumption and signal dependent on-resistance of switches connected to intermediate potential nodes. A test chip fabricated in 65-nm CMOS technology operates at 1 GS/s with SNDR of 32.8 dB. Its active area is 0.044 mm 2 , and its power consumption is 9.9 mW at a 1.1-V supply voltage.

نمونه چکیده ترجمه متن فارسی

چکیده
یک مبدل آنالوگ به دیجیتال (ADC) سابرنجینگ 6 بیتی، GS/s 1 پیاده شده در CMOS 65 نانومتری توسعه داده شد. از مبدل دیجیتال به آنالوگ با خازن (CDAC) مشابه برای نمونه برداری از سیگنال های آنالوگ و در نتیجه از بین بردن خطاهای بین تصمیمات درشت و ظریف که هنگام کاربرد دو نمونه‌بردار مختلف برای گرفتن سیگنال رخ می دهد، استفاده گردید. هر دو تصمیم گیری از مقایسه‌گرهای یکسانی استفاده نموده، و از یک مدار کالیبراسیون دیجیتالی برای جبران خطاهای موجود در سطوح آستانه مختلف برای دو تصمیم گیری استفاده شد. این کالیبراسیون منجر به از بین بردن مقایسه‌گرهای اضافی و در نتیجه کاهش سطح می گردد. ژنراتورهای ولتاژ مرجع که با استفاده از نردبان های مقاومت در ADC سابرنجینگ معمولی پیاده می شوند، به لطف استفاده از CDAC همراه با درون‌یابی در مقایسه‌گرها حذف می گردند. این امر منجر به حل و فصل دو مشکل مربوط به نردبان مقاومت یعنی: موازنه بین زمان نشست و مصرف جریان استاتیک و سیگنال وابسته به مقاومت سوئیچ های متصل به گره های پتانسیل میانی می گردد. یک تراشه آزمون ساخته شده با فناوری CMOS 65 نانومتری در GS/s 1 و با SNDR (نسبت سیگنال به نویز) معادل 32.8 دسی بل کار می کند. سطح فعال آن 0.044 میلی متر مربع بوده و مصرف برق آن 9.9 میلی وات و با ولتاژ تغذیه 1.1 ولت می باشد.

برچسب‌ها: دانلود رایگان مقالات انگلیسی مهندسی برق