تلفن: 04142273781

ترجمه مقاله جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی با سطحی کارآمد برای کاربردهایی با توان پایین – نشریه IEEE

عنوان فارسی: جمع کننده گزینش رقم نقلی ریشه توان دوم 64 بیتی با سطحی کارآمد برای کاربردهایی با توان پایین
عنوان انگلیسی: An Area Efficient 64-bit Square Root Carry-select Adder for Low Power Applications
تعداد صفحات مقاله انگلیسی : 4 تعداد صفحات ترجمه فارسی : 11
سال انتشار : 2005 نشریه : آی تریپل ای - IEEE
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 5870 رفرنس : دارد
محتوای فایل : zip حجم فایل : 589.59Kb
رشته های مرتبط با این مقاله: مهندسی کامپیوتر و مهندسی برق
گرایش های مرتبط با این مقاله: سیستمهای الکترونیک دیجیتال، سخت افزار، معماری سیستم های کامپیوتری و مهندسی الگوریتم ها و محاسبات
مجله: سمپوزیوم بین المللی مدارات و سیستم
دانشگاه: دانشگاه فنی نانیانگ، تحقیقات تکنو پلازا، سنگاپور
وضعیت ترجمه عناوین تصاویر و جداول: ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول: ترجمه نشده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است
ترجمه این مقاله با کیفیت عالی آماده خرید اینترنتی میباشد. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.
فهرست مطالب

چکیده

1. مقدمه

2. جمع کننده گزینش رقم نقلی و مدار تک جمعی

3. طرح جمع کننده گزینش رقم نقلی تک جمعی پیشنهادی

الف. طراحی جمع کننده گزینش رقم نقلی ریشه توان دوم 64 بیتی

ب. طرح تک جمعی جدید

4.نتایج شبیه سازی

5.نتیجه گیری

نمونه متن انگلیسی

Abstract

Carry-select method has deemed to be a good compromise between cost and performance in carry propagation adder design. However, conventional carry-select adder (CSL) is still area-consuming due to the dual ripplecarry adder structure. The excessive area overhead makes CSL relatively unattractive but this has been circumvented by the use of add-one circuit introduced recently. In this paper, an area efficient square root CSL scheme based on a new first zero detection logic is proposed. The proposed CSL witnesses a notable power-delay and area-delay performance improvement by virtue of proper exploitation of logic structure and circuit technique. For 64-bit addition, our proposed CSL requires 44% fewer transistors than the conventional one. Simulation results indicate that our proposed CSL can complete 64-bit addition in 1.50 ns and dissipates only 0.35mW at 1.8V in TSMC 0.18 µm CMOS technology

نمونه متن ترجمه

چکیده

قبل‌ها تصور این بوده است که روش گزینش رقم نقلی توازن خوبی بین هزینه و عملکرد در طراحی جمع کننده پخش رقم نقلی برقرار می‌کند. با این حال، جمع کننده گزینش رقم نقلی (CSLA) معمول به سبب ساختار دوگانه جمع کننده رقم نقلی پله‌ای هم چنان ساختاری فضاگیر محسوب می‌شود. فضای اضافی سبب می‌شود که ساختار CSL ساختاری کم طرافدار شود اما این مشکل با استفاده از مدار تک جمعی که به تازگی معرفی شده، برطرف شده است. در این مقاله، یک طرح CSL ریشه توان دوم با سطح کارآمد براساس یک منطق شناسایی صفر جدید پیشنهاد شده است. عملکرد برق مصرفی-تأخیر و فضا-تأخیر در CSL پیشنهادی به سبب بهره برداری درست از ساختار منطقی و شیوه مداربندی بطور قابل توجهی بهبود یافته است. برای عمل جمع 64 بیتی، ساختار CSL پیشنهادی ما به 44% ترانزیستور کمتر نسبت به CSL معمولی نیاز دارد. نتایج شبیه سازی نشان می‌دهند که CSL پیشنهادی ما می‌تواند عمل جمع 64 بیتی را در 1.5 نانوثانیه انجام دهد و تنها Mw0.35 را در V1.8 در فناوری TSMC 0.18 μm CMOS مصرف می‌کند.