تلفن: ۰۴۱۴۲۲۷۳۷۸۱
تلفن: ۰۹۲۱۶۴۲۶۳۸۴

ترجمه مقاله یک مدار نمونه گیر و نگهدارنده ۱۴(S/H) بیتی ۵۰ms/s برای ADC لوله ای – نشریه IOP

عنوان فارسی: یک مدار نمونه گیر و نگهدارنده 14(S/H) بیتی 50ms/s برای ADC لوله ای
عنوان انگلیسی: A 14-bit 50 MS/s sample-and-hold circuit for pipelined
تعداد صفحات مقاله انگلیسی : 7 تعداد صفحات ترجمه فارسی : 14
سال انتشار : 2014 نشریه : IOP
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 8560 رفرنس : دارد
محتوای فایل : zip حجم فایل : 2.73Mb
رشته های مرتبط با این مقاله: مهندسی برق و فناوری اطلاعات و ارتباطات
گرایش های مرتبط با این مقاله: مهندسی الکترونیک، مدارهای مجتمع الکترونیک، افزاره های میکرو و نانو الکترونیک و سوئیچ
مجله: مجله نیمه هادی ها - Journal of Semiconductors
دانشگاه: دانشکده مهندسی اطلاعات الکترونیکی، دانشگاه تیانجین، چین
کلمات کلیدی: مدار نمونه گیر/ نگهدارنده، ADC لوله ای، OTA بهره تقویت شده، سوئیچ bootstrapped
وضعیت ترجمه عناوین تصاویر و جداول: ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول: ترجمه نشده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است
ترجمه این مقاله با کیفیت عالی آماده خرید اینترنتی میباشد. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.
فهرست مطالب

چکیده

1.مقدمه

2. توپولوژی مدار S / H

3. طراحی مدار

3.1 طراحی تقویت کننده ترارسانایی عملیاتی

3.2 سوئیچ Double-bootstrapped

4. نتیجه اندازه گیری

5-نتیجه گیری

نمونه متن انگلیسی

Abstract

A high performance sample-and-hold (S/H) circuit used in a pipelined analog-to-digital converter (ADC) is presented. Capacitor flip-around architecture is used in this S/H circuit with a novel gain-boosted differential folded cascode operational transconductance amplifier. A double-bootstrapped switch is designed to improve the performance of the circuit. The circuit is implemented using a 0.18 m 1P6M CMOS process. Measurement results show that the effective number of bits is 14.03 bits, the spurious free dynamic range is 94.62 dB, the signal to noise and distortion ratio is 86.28 dB, and the total harmonic distortion is 91:84 dB for a 5 MHz input signal with 50 MS/s sampling rate. A pipeline ADC with the designed S/H circuit has been implemented.

نمونه متن ترجمه

چکیده

یک مدار نمونه گیر و نگهدارنده (S / H) با کارایی بالا استفاده شده در یک مبدل آنالوگ به دیجیتال لوله ای (ADC) ارائه شده است. معماری flip-around خازنی در این مدار S / H با یک تقویت کننده ی ترا رسانایی عملیاتی فولدد کسکددیفرانسیل بهره تقویت شده جدید استفاده شده است. سوئیچ double-bootstrapped برای بهبود عملکرد مدار طراحی شده است. این مدار با استفاده از یک پردازش CMOS 0.18MM 1P6M پیاده سازی شده است. نتایج اندازه گیری نشان می دهد که تعداد بیتهای موثر 14.03 بیت، محدوده دینامیکی آزاد کاذب 94.62 دسی بل، سیگنال برای نویز و نسبت اعوجاج 86.28 دسی بل و کل اعوجاج هماهنگ 91.84 – دسی بل برای یک سیگنال ورودی با نسبت نمونه برداری 50MS/s است. یک ADC لوله ای طراحی شده با مدار S / H اجرا شده است.