ترجمه مقاله طرح کاهش توام PAPR و رمزنگاری لایه فیزیکی مبتنی بر کدهای قطبی – نشریه IEEE
مبلغ : 16800 تومان
سال انتشار : 2019
ترجمه مقاله معماری جمع کننده ترکیبی با بازدهی انرژی بالا – نشریه الزویر
قیمت خرید این کالا
14,800 تومان
| عنوان فارسی: | معماری جمع کننده ترکیبی با بازدهی انرژی بالا |
| عنوان انگلیسی: | Energy efficient hybrid adder architecture |
| تعداد صفحات مقاله انگلیسی : 7 | تعداد صفحات ترجمه فارسی : 14 |
| سال انتشار : 2015 | نشریه : الزویر - Elsevier |
| فرمت مقاله انگلیسی : PDF | فرمت ترجمه مقاله : ورد تایپ شده |
| کد محصول : 218 | رفرنس : دارد |
| محتوای فایل : zip | حجم فایل : 2.39Mb |
| رشته های مرتبط با این مقاله: مهندسی برق و مهندسی کامپیوتر |
| گرایش های مرتبط با این مقاله: مدارهای مجتمع الکترونیک، مهندسی الکترونیک، مهندسی الگوریتم ها و محاسبات و سیستمهای الکترونیک دیجیتال |
| مجله: مجله ادغام در مقیاس بسیار بزرگ - INTEGRATION |
| دانشگاه: دانشکده برق، حیفا، اسرائیل |
| کلمات کلیدی: جمع کننده ها، جمع کننده های ترکیبی، کم انرژی، طراحی VLSI |
| وضعیت ترجمه عناوین تصاویر و جداول: ترجمه شده است |
| وضعیت ترجمه متون داخل تصاویر و جداول: ترجمه نشده است |
| وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است |
ترجمه این مقاله با کیفیت عالی آماده خرید اینترنتی میباشد. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.
فهرست مطالب
چکیده
1. مقدمه
2. خط پخش رقم نقلی
3. یافتن نقطه میانی بهینه
4. جمع ترکیبی زمان لگاریتمی
5. نتایج تجربی
6. نتیجه گیری
نمونه متن انگلیسی
Abstract
An energy efficient adder design based on a hybrid carry computation is proposed. Addition takes place by considering the carry as propagating forwards from the LSB and backwards from the MSB. The incidence at a midpoint significantly accelerates the addition. This acceleration together with combining low-cost ripple-carry and carry-chain circuits, yields energy efficiency compared to other adder architectures. The optimal midpoint is analytically formulated and its closed-form expression is derived. To avoid the quadratic RC delay growth in a long carry chain, it is optimally repeated. The adder is enhanced in a tree-like structure for further acceleration. 32, 64 and 128-bit adders targeting 500 MHz and 1 GHz clock frequencies were designed in 65 nm technology. They consumed 11–18% less energy compared to adders generated by state-of-the-art EDA synthesis tool.
نمونه متن ترجمه
چکیده
یک طرح جمع کننده دارای بازدهی انرژی بالا براساس محاسبه رقم نقلی ترکیبی در این مقاله پیشنهاد می گردد. عمل جمع با درنظرگیری رقم نقلی به عنوان ارقام جلویی پخش شونده حاصل از LSB و ارقام انتهایی حاصل از MSB انجام می شود. این رخداد در یک نقطه میانی سرعت جمع را بطور قابل توجهی افزایش می دهد. این افزایش سرعت در کنار ترکیب مدارهای کم هزینه رقم نقلی پله ای و زنجیره رقم نقلی، نسبت به سایر معماری های دیگر جمع کننده بازدهی انرژی بالایی را نتیجه می دهد. نقطه میانی بهینه بطور تحلیلی به صورت یک رابطه درآمده و رابطه فرم بسته آن بدست می آید. برای جلوگیری از افزایش تأخیر RC درجه دوم در یک زنجیره طولانی رقم نقلی، بطور بهینه تکرار می شود. این جمع کننده در ساختاری درخت مانند ارتقا می یابد تا شتاب افزایش یابد. جمع کننده های 32، 64 و 128 بیتی با هدف قرار دادن فرکانس های 500 مگاهرتز و 1 گیگاهرتز در فناوری 65 نانومتر طراحی شدند. این جمع کننده ها نسبت به جمع کننده هایی که به وسیله ابزار ترکیبی پیشرفته EDA تولید می شوند، 11 تا 18 درصد انرژی کمتری مصرف می کنند.
