تلفن: ۰۴۱۴۲۲۷۳۷۸۱
تلفن: ۰۹۲۱۶۴۲۶۳۸۴

ترجمه مقاله مخزن DMA برای جداسازی معماری داده های I/O از داده های CPU – نشریه IEEE

عنوان فارسی: مخزن DMA: استفاده از ذخیره‌ روی تراشه برای جداسازی معماری داده های I/O از داده های CPU برای بهبود عملکرد I/O
عنوان انگلیسی: DMA Cache: Using On-Chip Storage to Architecturally Separate I/O Data from CPU Data for Improving I/O Performance
تعداد صفحات مقاله انگلیسی : 12 تعداد صفحات ترجمه فارسی : 35
سال انتشار : 2009 نشریه : آی تریپل ای - IEEE
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 5530 رفرنس : دارد
محتوای فایل : zip حجم فایل : 4.31Mb
رشته های مرتبط با این مقاله: مهندسی کامپیوتر
گرایش های مرتبط با این مقاله: معماری سیستمهای کامپیوتری، سخت افزار کامپیوتر و رایانش ابری
مجله: شانزدهمین سمپوزیوم بین المللی بر عملکرد بالای معماری کامپیوتر
دانشگاه: آزمایشگاه های کلیدی معماری و سیستم کامپیوتر، موسسه تکنولوژی محاسبات، آکادمی علوم چین
وضعیت ترجمه عناوین تصاویر و جداول: ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول: ترجمه شده است
ترجمه این مقاله با کیفیت عالی آماده خرید اینترنتی میباشد. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.
فهرست مطالب

چکیده

۱ پیشگفتار

۲ مشاهده‌ی مجدد مکانیسم DMA

۲.۱. جزئیات عملیات DMA

۲.۲. مشخصات مرجع حافظه‌ی DMA

۲.۳. جداسازی از نظر معماری داده‌های I/O از داده‌های CPU

۳ دو طراحی برای مخزن DMA

۳.۱. مخزن جدای DMA

۳.۱.۱. بررسی DDC

۳.۱.۲. خط‌مشی نوشتن مخزن DMA

۳.۱.۳. انسجام مخزن

۳.۱.۴. خط‌مشی جایگزینی مخزن DMA

۳.۱.۵. سایر مساعل طراحی

۳.۲. مخزن مبتنی بر افزار DMA (PBDC)

۳.۲.۱. بررسی PBDC

۳.۲.۲. طراحی کنترلگر مخزن سطح آخر (LLC-Ctrler)

۳.۳. بحث پیچیدگی و هزینه‌ی طراحی

۴ راه‌اندازی تجربی

۴.۱. کاربردها (برنامه‌ها)

4.2 ردیابی مجموعه و FPGA شبیه سازی بستر های نرم افزاری

۵ نتایج تجربی

۵.۱. جداسازی داده‌های I/O و داده‌های CPU در مقابل ادغام آن‌ها

۵.۲. خط‌مشی نوشتن-عقب در مقابل خط‌مشی نوشتن-جلو

۵.۳. اندازه همکاری چرخه‌ی DMA در مقابل اندازه‌ی پردازشگر LLC

۵.۴. مخزن جدای DMA در برابر مخزن مبتنی بر افراز DMA

۶ کار مربوطه

۷ نتیجه‌گیری‌ها

نمونه متن انگلیسی

Abstract

As technology advances both in increasing bandwidth and in reducing latency for I/O buses and devices, moving I/O data in/out memory has become critical. In this paper, we have observed the different characteristics of I/O and CPU memory reference behavior, and found the potential benefits of separating I/O data from CPU data. We propose a DMA cache technique to store I/O data in dedicated on-chip storage and present two DMA cache designs. The first design, Decoupled DMA Cache (DDC), adopts additional on-chip storage as the DMA cache to buffer I/O data. The second design, Partition-Based DMA Cache (PBDC), does not require additional on-chip storage, but can dynamically use some ways of the processor’s last level cache (LLC) as the DMA cache. We have implemented and evaluated the two DMA cache designs by using an FPGA-based emulation platform and the memory reference traces of real-world applications. Experimental results show that, compared with the existing snooping-cache scheme, DDC can reduce memory access latency (in bus cycles) by 34.8% on average (up to 58.4%), while PBDC can achieve about 80% of DDC’s performance improvements despite no additional on-chip storage.

نمونه متن ترجمه

چکیده

با پیشرفت فناوری در هر دوی افزایش پهنای باند و کاهش نهفتگی برای دستگاه‌ها و گذرگاه‌های I/O، حرکت حافظه‌ی درونی/بیرونی داده‌های I/O، حیاتی شده است. ما در این مقاله، مشخصات مختلف I/O و رفتار مرجع حافظه‌ی CPU را مشاهده کرده‌ایم و مزایای بالقوه‌ی جداسازی داده‌های I/O از داده‌های CPU را کشف کرده‌ایم. ما یک تکنیک مخزن DMA را برای ذخیره‌ی داده‌های I/O در ذخیره‌سازی اختصاصی تراشه‌ای پیشنهاد می‌کنیم و دو طرح مخزن DMA را ارائه می‌دهیم. طرح اول، مخزن جدای DMA (DDC)، ذخیره‌ی تراشه‌ای اضافی را به عنوان مخزن DMA برای ذخیره‌ی داده‌های I/O استفاده می‌کند. طرح دوم، مخزن مبتنی بر افراز DMA (PBDC)، نیاز به ذخیره‌ی تراشه‌ای اضافی ندارد، اما می‌تواند به طور پویا از برخی روش‌های مخزن سطح نهایی پردازشگر (LLC) به عنوان مخزن DMA استفاده کند.

ما دو طرح مخزن DMA را با استفاده از یک پلت‌فرم شبیه‌سازی مبتنی بر FPGA و مسیرهای حافظه‌ی مرجع برنامه‌های جهان واقعی اجرا و ارزیابی کرده‌ایم. نتایج تجربی نشان می‌دهند که در مقایسه با طرح مخزن جاسوسی موجود، DDC می‌تواند نهفتگی دسترسی حافطه (در چرخه‌های گذرگاه ) به طور متوسط به اندازه‌ی ۳۴/۸ درصد (تا ۵۸/۴ درصد) کاهش دهد. در حالی که PBDC می‌تواند حدود ۸۰ درصد از پیشرفت‌های عملکردی DDC را علی‌رغم عدم ذخیره‌ی تراشه‌ای اضافی حاصل کند.