تلفن: ۰۴۱۴۲۲۷۳۷۸۱
تلفن: ۰۹۲۱۶۴۲۶۳۸۴

ترجمه مقاله طراحی گیت های منطقی اشمیت تریگر با استفاده از DTMOS – نشریه IEEE

عنوان فارسی: طراحی گیت های منطقی اشمیت تریگر با استفاده از DTMOS برای افزایش مصونیت الکترومغناطیسی مدارهای زیرآستانه
عنوان انگلیسی: Design of Schmitt Trigger Logic Gates Using DTMOS for Enhanced Electromagnetic Immunity of Subthreshold Circuits
تعداد صفحات مقاله انگلیسی : 10 تعداد صفحات ترجمه فارسی : 24
سال انتشار : 2015 نشریه : آی تریپل ای - IEEE
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 8976 رفرنس : دارد
محتوای فایل : zip حجم فایل : 5.69Mb
رشته های مرتبط با این مقاله: مهندسی برق
گرایش های مرتبط با این مقاله: مدارهای مجتمع الکترونیک، بیوالکتریک، مهندسی الکترونیک و سیستم های قدرت
مجله: یافته ها در حوزه سازگاری الکترومغناطیس - TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY
دانشگاه: کالج اطلاعات و ارتباطات مهندسی، دانشگاه Sungkyunkwan، سوئون، کره جنوبی
کلمات کلیدی: مدارهای دیجیتال، تداخل الکترومغناطیسی (EMI)، هیسترزیس، ایمنی، اشمیت تریگر
وضعیت ترجمه عناوین تصاویر و جداول: ترجمه شده است
وضعیت ترجمه متون داخل تصاویر و جداول: ترجمه نشده است
وضعیت فرمولها و محاسبات در فایل ترجمه: به صورت عکس، درج شده است
ترجمه این مقاله با کیفیت عالی آماده خرید اینترنتی میباشد. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.
فهرست مطالب

1. مقدمه

2. پیاده‌سازی گیت‌های اشمیت تریگر DTMOS

a. بهبود ایمنی نویز با استفاده از یک اشمیت تریگر

b. ساختمان گیت AND و OR

3. بهبود مصونیت از نویز گیت‌های اشمیت تریگر DTMOS

a. مقدمات شبیه‌سازی

b. افزایش ایمنی سطح گیت

c. بهبود ایمنی سطح مدار

4. اشمیت‌تریگر با هیسترزیس قابل تنظیم کامل

A. محدودیت‌های طرح پیشنهادی

B. اشمیت‌تریگر با هیسترزیس قابل تنظیم کامل

5. بهبود گیت‌های اشمیت‌تریگر DTMOS

A.. مقدمات شبیه‌سازی

B. ایمنی نویز (پهنای هیسترزیس)

C. توان مصرفی

D. تاخیر I/O

E. استخراج پهنای هیسترزیس بهینه

F. کاربرد IPDR در مدارهای پایه

6. نتیجه‌گیری

نمونه متن انگلیسی

Abstract

This paper presents subthreshold digital circuit design and optimization method using Schmitt trigger logic gates for enhanced electromagnetic immunity. The proposed Schmitt trigger logic gates are based on a buffer design using dynamic thresholdvoltage MOS for low-power operation. By expanding the Schmitt trigger to NAND/NOR gate, we can dramatically improve the noise immunity with much lower switching power consumption and significant area reduction compared with CMOS Schmitt triggers, at the expense of a slight increase in delay. Not only for the gate level, but also the circuit level immunity improvement is verified with ISCAS 85 benchmark. In addition, we propose a parameter to determine the optimal noise immunity considering the tradeoff between immunity and performance. By using the proposed parameter, optimal hysteresis can be chosen for the reasonable performance deterioration.

نمونه متن ترجمه

چکیده

این مقاله روش‌های طراحی و بهینه‌سازی مدار دیجیتالی زیرآستانه را با استفاده از گیت‌های منطقی اشمیت تریگر برای افزایش مصونیت الکترومغناطیسی ارائه می‌دهد. گیت‌های منطقی اشمیت تریگر پیشنهادی بر اساس طراحی بافر با استفاده از ولتاژ دینامیکی MOS برای عملکردهای کم‌توان ارائه شدند. با توسعه دادن گیت اشمیت تریگر به NAND یا NOR، ما می‌توانیم به‌طور چشمگیری مصونیت از نویز را با تغییر کم توان مصرفی و کاهش قابل‌توجه حجم اشغالی در مقایسه با CMOSهای اشمیت تریگر مرسوم، درگستره افزایش ناچیز تاخیر، بهبود دهیم. در سطح ترانزیستوری و مداری، بهبود عملکرد ایمنی مدار توسط معیار ISCAS 85 بررسی شده است. علاوه بر این، ما یک پارامتر برای تعیین مصونیت از نویز با در نظر گرفتن تقابل بین ایمنی و کارایی ارائه دادیم. با استفاده از پارامتر پیشنهادی، هیسترزیس بهینه می‌تواند برای کارایی قابل قبولی انتخاب شود.