تلفن: ۰۴۱۴۲۲۷۳۷۸۱
تلفن: ۰۹۲۱۶۴۲۶۳۸۴

ترجمه مقاله توان و طراحی کارآمد مساحت مسیریاب شبکه بر روی تراشه با استفاده از بافرهای بیکار – نشریه IEEE

عنوان فارسی: توان و طراحی کارآمد مساحت مسیریاب شبکه بر روی تراشه از طریق استفاده از بافرهای بیکار
عنوان انگلیسی: Power and Area Efficient Design of Network-on-Chip Router Through Utilization of Idle Buffers
تعداد صفحات مقاله انگلیسی : 8 تعداد صفحات ترجمه فارسی : 19
سال انتشار : 2010 نشریه : آی تریپل ای - IEEE
فرمت مقاله انگلیسی : PDF فرمت ترجمه مقاله : ورد تایپ شده
کد محصول : 9326 رفرنس : دارد ✓
محتوای فایل : zip حجم فایل : 1.71Mb
رشته های مرتبط با این مقاله: مهندسی کامپیوتر و فناوری اطلاعات
گرایش های مرتبط با این مقاله: شبکه های کامپیوتری و معماری سیستم های کامپیوتری
کنفرانس: کنفرانس بین المللی و کارگاه های آموزشی مهندسی سیستم های مبتنی بر کامپیوتر
دانشگاه: گروه فناوری اطلاعات، دانشگاه تورکو، فنلاند
وضعیت ترجمه عناوین تصاویر و جداول: ترجمه شده است ✓
وضعیت ترجمه متون داخل تصاویر و جداول: ترجمه نشده است ☓
وضعیت ترجمه منابع داخل متن: به صورت عدد درج شده است ✓
doi یا شناسه دیجیتال: http://doi.org/10.1109/ECBS.2010.21
ترجمه این مقاله با کیفیت عالی آماده خرید اینترنتی میباشد. بلافاصله پس از خرید، دکمه دانلود ظاهر خواهد شد. ترجمه به ایمیل شما نیز ارسال خواهد گردید.
فهرست مطالب

چکیده

1 مقدمه

کار مرتبط

2 انگیزه

3 معماری پیشنهادی مسیریاب

3.1 نوع بسته

3.2 کنترل کننده ورودی و تخصیص بافر

3.3 کنترل کننده خروجی و الگوریتم مسیریابی

3.4 مقایسه با معماری های موجود

3.5 پیاده سازی

4 نتایج تجربی

5 بررسی

6 نتیجه گیری ها

کار آینده

نمونه متن انگلیسی

Abstract

Network-on-Chip (NoC) is the interconnection platform that answers the requirements of the modern on-Chip design. Small optimizations in NoC router architecture can show a significant improvement in the overall performance of NoC based systems. Power consumption, area overhead and the entire NoC performance is influenced by the router buffers. Resource sharing for on-chip network is critical to reduce the chip area and power consumption. Virtual channel buffer sharing by other router ports has been proposed to enhance the performance of on-chip communication. We approach the router architecture optimization by utilizing the idle buffers instead of increasing the number and size of buffers for desired throughput.

نمونه متن ترجمه

چکیده

شبکه بر روی تراشه (NOC) ، پلت فرم اتصال داخلی است که به الزامات طراحی روی تراشه مدرن پاسخ می دهد. بهینه سازی های کوچک در معماری مسیریاب NoC می تواند بهبود قابل توجهی را در عملکرد کلی سیستم های مبتنی بر NoC نشان دهد. مصرف توان، سربار مساحت و عملکرد کلی NoC توسط بافر مسیریاب تحت تاثیر قرار می گیرد. به اشتراک گذاری منابع برای شبکه بر روی تراشه برای کاهش مساحت تراشه و مصرف انرژی مهم است. به اشتراک گذاری مجازی بافر کانال توسط دیگر پورت های مسیریاب به منظور ارتقای عملکرد در تراشه های ارتباطی مطرح شده است. ما رویکرد بهینه سازی معماری مسیریاب را با استفاده از بافرهای غیر فعال برای افزایش تعداد و اندازه بافر برای توان عملیاتی مورد نظر را در نظر می گیریم.